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关于hold time的疑问

时间：12-11 整理：3721RD 点击：

应该还是自己的概念不清，sigh
1. 看到资料上说计算hold time可以不考虑cycle to cycle的clock jitter（但要考虑skew），为什么？
2. 怎样估算一个电路的hold time？比如如附件的dec ff，让估算最坏情况的hold time, setup time, Tc2q. 应该怎样入手？
谢谢大家帮助！

1. cycle to cycle jitter只是对一点而言，hold time要分析一个cycle内的timing，
两者没什么直接关系，但是absolute jitter要考虑的
2. 你给的ff太复杂了，如果只是为了搞清楚概念，建议用最直观的static dff
   按照你这个图来看
   setup time is the time that the data myst be ready before the clock rising
   (assume rising dff) edge.
   d是直接输入或者加上一个inv后输入，clk经过nand和inv后才能开始采样
   所以setup time = - t_nand -t_inv, 或者 t_inv_d -(t_and + t_inv)
   输入是高和低时候的setup time不一样
   因为很多ff里面都会buffer时钟，所以setup time常常是负的
   hold time is the time that the data must be unchanged after the clk edge.
   反应到电路上，就是d在clk上升沿后要保持数据的时间，在临界点后，如果d变了也会
   被采样进去，并且影响输出。这个图我看不出来。
   t_cq就是上升沿中点到q输出的时间。大致是 t_and + t_inv(clk滞后的时间) + 中间
   采样的几个nmos的延迟 + 最后latch的延迟. 同样，由于在latch的不对称，这个电路
   的t_cq对应输入高和低的数值也不同

Jitter是指不同时钟沿之间的差异, 而skew是指的是同一时钟沿在不同寄存器之间由于布线延迟等产生的差异, 因为hold time是针对同一个时钟沿来说得,所以跟jitter无关,跟skew有关.

呵呵，还是有关系的，比如clockB是generated clock，clockA是master clock，check clockB的hold time的时候clockA的jitter要算进来的

Thanks! 很很清楚了。同时谢谢问答问题的其他同仁。

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