微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > 利用vcs仿真alters ip的问题

利用vcs仿真alters ip的问题

时间:10-02 整理:3721RD 点击:
用vcs仿真alteta的ip,将相关的库文件当做源代码进行了编译。编译和elab阶段没有问题,仿真运行结果如图报error,功能模块没有正常工作,无结果输出为啥呢[attach]702469[/attach][attach]702469[/attach][attach]702469[/attach]

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top