工作模式 verilog语言 技巧

事情是这样的。
一个FPGA项目有两种工作模式，而两种模式都比较复杂，我无从切入。
首先考虑设置一个状态机，可是由于每个工作模式功能都很复杂，带着个case，感觉太难受了，case下面得有多少东西啊，大家有没有什么好的思想，给个提示吧，我程序编的少，没经验，大家不要笑话我问了很幼稚的问题。

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复杂问题简单化：
1、状态机只有状态的转换（不要有其他信号输出）；
2、输出信号单独写always块；

我是真想找人帮忙，但是我可能没有什么钱，请不起人。

谢谢您的回答，很有用。按照您的方案，在always里面只需要加上一个if语句，就可以区分工作状态了。

可以简单介绍一下需求