NOVAS nLint 设计规则检查工具

比语法检查要多很多内容

1. vcs,modelsim只是针对verilog语法进行检查，如果符合语法，那就不会报错。
2. 而nLint会针对你写的电路进行设计规则检查，包括coding style(比如No Glue logic in top module, output signals must be registered等等 )，DFT（相关scan DFF的部分，比如reset signal used as data input等等），Naming Convention（命名规则，方便看code的人理解，例如clock name prefix, for asynchronous signals,end in _a等等）,STA（timing相关检查，例如avoid clocks as data(of registers)）,Synthesis（电路综合相关规则，例如#delay statements are prohibited等等）。
这些error/warning符合verilog语法，但对于电路设计来说不合理。

学习中，我们服务器上有LEDA，听说产不多，试一下。

nlint的语法检查效果不错。  不过如果是跨时钟域，spyglass是业界比较好的工具。

见识了！

学习了，非常感谢

haoma

工具还是可以用用的

nlint进行检查时出现的Complition&elaboration Error 代码以“1”开头在哪查找规则?

好工具！

正学习中，非常需要lint检测工具

有點就是對你的coding style做檢查 在設計電路上儘可能避免發生nLint中的warning/error訊息

这个工具是目前公司里用的吗?

此工具还是个好东东
！

学习了，谢谢

以前用过，挺不错的工具

很好的检查工具

    你搜rule，然后可以在rule organizer看到这些rule，一般都是编译的时候出现的问题，我也没找到相关文档。

的确 好东西，成分感谢

这是在FPGA验证中必须使用的工具么?哪里可以下载?

学习了

回覆 3# zhouzhiping849

    學習了

学习了，谢谢分享

好东西，2009版的

还没有用过这个工具，看来应该要去体验体验一下了。

学习了

学习了

见识了！

Thanks