最新使用Chipscope遇到的问题，求助各位大牛

最近使用chipscope抓取一个设计中要观测的信号，在不改变电路逻辑功能的情况下，修改chipscope观测的信号，或者修改部分不相关的代码，会导致电路的逻辑功能在多次布局布线之后出现变化，有时对有时错。
这是由于使用chipscope带来的问题?还是时序上的问题?

有一种可能性是你缺了一项约束，如有个时钟没在周期约束中，或者缺失一个外部保持约束。
这样工具时而碰巧满足是需要求，时而因为chipscope引入的额外逻辑导致主体功能的时序得不到满足。

    时钟周期大小的约束应该都写了，别的时序约束还需要写些什么?请求大神指点！

1. 可以試試看使用false path.因為拉線到chipsope只是為了觀察, 所以時序上必須與原來的設計分開處理.
2. 試試看在綜合後的網表再配置chipscope? 這種使用方式對原來設計的影響最小, 但是由於信號會被重命名, 所以最不直覺.
3. 是否加了chipscope後的資源剩餘已經不多? 畢竟chipscope是以軟核IP提供, 他本身也會有綜合與繞線的佔用

问题解决了。
经过仔细的分析，发现是因为我的电路中，有几个控制信号设置成了wire型变量。虽然电路中的所有数据流输出时都是reg型变量，但是这几个wire型的控制信号就导致了组合逻辑级数过多，布线延时很长。而且确实这几个wire型的变量在逻辑上与出错的变量有关系。在设计时，注意所有模块的输出都经过时钟同步的寄存器输出，以保证电路符合时序要求。