关于BUFR的问题

看到BUFR只能驱动区域内逻辑，加两个相邻区域，最多3个时钟区域；
我做了个简单测试，诸如BANK22的一个CC输入作为clock 经过BUFR；
BANK13，BANK14分别一个管脚输入信号；
CLK采样后 输出到BANK34一个管脚。
对于管脚来说 跨了几个column，ISE却没有报错；
why?
这个最多3个区域怎么理解呢?

LZ用的是V几的FPGA?

2# emaklutz
V6的
不过BUFR在4、5、6都有了的

1# airtd
算 我自己回复一个；
只驱动一个pin脚没有报错，后来针对pin脚使用IDDR和ODDR就报错了；
这里驱动相邻区域是按照bank的号划分的，诸如23上面CC可以驱动22和24bank

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