timing loop hold 分析
时间：10-02
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always @(posedge clk or negedge rstn)
begin
if(rstn==1'b0)
clk_o <= 1'b0;
else
clk_o <= clk_o;
end
这种情况 clk_o的Q到clk_o的D hold需要分析吗
begin
if(rstn==1'b0)
clk_o <= 1'b0;
else
clk_o <= clk_o;
end
这种情况 clk_o的Q到clk_o的D hold需要分析吗
FPGA里面不建议这样写。
应该是 clk_o <= ~clk_o， 否则接地即可