set_clock_gating_style命令使用

时间：10-02 整理：3721RD 点击：

请问，我想用单元库中的ICG来插入门控时钟，如下设置：
set_clock_gating_style -sequential_cell latch \
                              -minimum_bitwidth 2 \
                              -num_stages 2 \
                              -control_point before \
                              -control_signal scan_enable \
                              -max_fanout 20 \
                              -positive_edge_logic integrated:CKLNQD8 \
                              -negative_edge_logic integrated:CKLHQD8
上面CKLNQD8/CKLHQD8是ICG单元，我想问第一个参数-sequential_cell应该是latch还是none? 看手册没看明白

没看明白 en后面那个短脉冲怎么出来的

EN是一个前级输出的信号，可以产生pos脉冲；
这个pos脉冲的意义就是让你看到，即使EN为高，因为它处于clk的高电平期间，所以也不起作用，
你的关注点不是关注它是怎么来的

EN追溯回去是F1打出来的，后面是组合逻辑，怎么可能小于一个时钟周期

经过组合逻辑，产生脉冲也正常吧

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