Verilog参数问题？
时间：10-02
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- ...
- output [block_size-1:0] dout_blk;
- parameter block_size = 90;
- ...
上面的一小段代码在Vivado中没有问题，仿真也可以，但是我调用ModelSIM来仿真时，结果说没有定义变量block_size。
请问这样不行吗?
把parameter的定义放到前面去
先定义，后使用
哦哦，谢谢，我懂了，看了别人的代码通常是把parameter放在最上面
谢谢！
参数在顶部会让模块好管理些
先定义，再使用。modelsIM就是这样的。
代码规范很重要的
代码规范还是很重要的，多看看别人写的代码
要先定义parameter