求指教：ISE布线不通过
ERROR:Route:471 - This design is unrouteable. Router will not continue. To evaluate the problem please use fpga_editor. The nets listed below can not be routed:
Unrouteable Net:ddr_io_interface/ddr_oserdes/dq_ts_byte<5>
Unrouteable Net:ddr_io_interface/ddr_oserdes/dq_ts_byte<3>
Unrouteable Net:ddr_io_interface/ddr_oserdes/dq_ts_byte<6>
Unrouteable Net:ddr_io_interface/ddr_oserdes/dq_ts_byte<7>
Unrouteable Net:ddr_io_interface/ddr_oserdes/dq_ts_byte<1>
Unrouteable Net:ddr_io_interface/ddr_oserdes/dq_ts_byte<4>
Unrouteable Net:ddr_io_interface/ddr_oserdes/dq_ts_byte<2>
Unrouteable Net:ddr_io_interface/ddr_oserdes/dq_ts_byte<0>
时序约束也没通过，奇怪的是setup time没有违例，hold time有违例，报告如下。不明白的是，data path delay为啥是负的?简直不能理解！以及违例好像出现在BRAM内部，更加不知道如何处理了。恳求大牛们指教啊，万分感谢！
Paths for end point ddr_cmd_top/BRAM_8192x512b_inst/U0/xst_blk_mem_generator/gnativebmg.native_blk_mem_gen/valid.cstr/ramloop[38].ram.r/v6_noinit.ram/NO_BMM_INFO.SDP.SIMPLE_PRIM36.ram (RAMB36_X11Y22.DIPADIP1), 1 path
--------------------------------------------------------------------------------
Slack (hold path): -0.153ns (requirement - (clock path skew + uncertainty - data path))
Source: ddr_cmd_top/ddr_write/dq_reg_7_370 (FF)
Destination: ddr_cmd_top/BRAM_8192x512b_inst/U0/xst_blk_mem_generator/gnativebmg.native_blk_mem_gen/valid.cstr/ramloop[38].ram.r/v6_noinit.ram/NO_BMM_INFO.SDP.SIMPLE_PRIM36.ram (RAM)
Requirement: 0.000ns
Data Path Delay: -0.153ns (Levels of Logic = 0)
Clock Path Skew: 0.000ns
Source Clock: iclkdiv rising at 6.875ns
Destination Clock: iclkdiv rising at 6.875ns
Clock Uncertainty: 0.000ns
Minimum Data Path at Slow Process Corner: ddr_cmd_top/ddr_write/dq_reg_7_370 to ddr_cmd_top/BRAM_8192x512b_inst/U0/xst_blk_mem_generator/gnativebmg.native_blk_mem_gen/valid.cstr/ramloop[38].ram.r/v6_noinit.ram/NO_BMM_INFO.SDP.SIMPLE_PRIM36.ram
Location Delay type Delay(ns) Physical Resource
Logical Resource(s)
----------------------------------------------------- -------------------
SLICE_X180Y112.CQ Tcko 0.178 ddr_cmd_top/ddr_write/dq_reg_7<371>
ddr_cmd_top/ddr_write/dq_reg_7_370
RAMB36_X11Y22.DIPADIP1 net (fanout=4) e 0.196 ddr_cmd_top/ddr_write/dq_reg_7<370>
RAMB36_X11Y22.CLKARDCLKU Trckd_DIPA (-Th) 0.527 ddr_cmd_top/BRAM_8192x512b_inst/U0/xst_blk_mem_generator/gnativebmg.native_blk_mem_gen/valid.cstr/ramloop[38].ram.r/v6_noinit.ram/NO_BMM_INFO.SDP.SIMPLE_PRIM36.ram
ddr_cmd_top/BRAM_8192x512b_inst/U0/xst_blk_mem_generator/gnativebmg.native_blk_mem_gen/valid.cstr/ramloop[38].ram.r/v6_noinit.ram/NO_BMM_INFO.SDP.SIMPLE_PRIM36.ram
----------------------------------------------------- ---------------------------
Total -0.153ns (-0.349ns logic, 0.196ns route)
(228.1% logic, -128.1% route)
能问一下你这个问题解决了么?我也遇到类似的问题，你能不能帮我看下，谢谢了哈
ERROR:Route:471 -
This design is unrouteable. Router will not continue. To evaluate the problem please use fpga_editor. The nets listed below can not be
routed:
Unrouteable Net:ml605_fmc126/fmc126_if_0/ev10aq190_quad_phy_inst/serdes_v6_inst0/pins[0].ibufds_inst/SLAVEBUF.DIFFIN
Unrouteable Net:ml605_fmc126/fmc126_if_0/ev10aq190_quad_phy_inst/serdes_v6_inst0/pins[1].ibufds_inst/SLAVEBUF.DIFFIN
Unrouteable Net:ml605_fmc126/fmc126_if_0/ev10aq190_quad_phy_inst/serdes_v6_inst0/pins[2].ibufds_inst/SLAVEBUF.DIFFIN
Unrouteable Net:ml605_fmc126/fmc126_if_0/ev10aq190_quad_phy_inst/serdes_v6_inst0/pins[3].ibufds_inst/SLAVEBUF.DIFFIN
Unrouteable Net:ml605_fmc126/fmc126_if_0/ev10aq190_quad_phy_inst/serdes_v6_inst0/pins[4].ibufds_inst/SLAVEBUF.DIFFIN
Unrouteable Net:ml605_fmc126/fmc126_if_0/ev10aq190_quad_phy_inst/serdes_v6_inst0/pins[5].ibufds_inst/SLAVEBUF.DIFFIN
Unrouteable Net:ml605_fmc126/fmc126_if_0/ev10aq190_quad_phy_inst/serdes_v6_inst0/pins[6].ibufds_inst/SLAVEBUF.DIFFIN
Unrouteable Net:ml605_fmc126/fmc126_if_0/ev10aq190_quad_phy_inst/serdes_v6_inst0/pins[7].ibufds_inst/SLAVEBUF.DIFFIN
Total REAL time to Router completion: 1 mins 21 secs
Total CPU time to Router completion (all processors): 53 secs
信息量还是太少小编，不过一般holdtime有问题的话都是比较严重的设计错误导致的，我的习惯都是抛弃重改，没必要细究。
不过requirement 是0?你约束有问题吧?
因为这块不是自己写的，所以看着很费劲。出错的模块是AD采样数据经过IO口串并转换到FPGA，之前只有这一块的时候能实现，加入我存储的模块后，这块就开始出错，我自己的模块也验证了很多次，不知道为什么合在一起就出错了，用I/O Pin Planning看约束时，有一个解串模块的的差分对始终是红色的，就是没有约束成功，不能改成LVDS_25的电平，
FPGA的IO布线资源一般是固定的，你有没有在IO部分插入chipscope信号呀?或者把IO部分的信号连接到内部逻辑?布线资源不够用就会报错，至少我之前遇到的是这种情况。
这个问题过去好久了，我也不记得当初怎么解决的了。多谢指点了。
我也弄的是DDR但是我MAP过了，布局布线过不了
你的报的什么错?
我也遇到这样的问题，把IO部分的信号连接到内部逻辑,然后用chipscope看信号，就出现了这样的提示：ERROR:Route:471 - This design is unrouteable. Router will not continue. To evaluate the problem please use fpga_editor.如果去掉ila部分，place and route就过了。怎么办?
你的ila是不是添加了IO内部的信号?ila只能添加自己逻辑的信号，如果添加了IO资源的内部信号，就有可能无法布线，因为IO资源的布线通道是固定的。
我将采集IO接口的数据放入寄存器中，然后把这个寄存器放在ila中，再观察数据正确与否，这个也不行?
一样的，寄存器也需要布线啊。不过具体情况要具体分析，也不是所有的IO信号都不能看，不确定你这个是什么情况。