关于vivado里ilaIP核的使用

第一步，综合，综合前可以用mark_debug将想要抓取的信号标记下，方面设置debug；
第二步，综合完成后，setup debug, 将要debug的信号添加进dbug core，保存。
第三步，重新综合，实现，生成bit文件
然后就可以下载调试了
vivado 的ila不太好使，有时候ila加载成功了也会出现没有波形的情况。

建议不要更改debug信号的采样时钟，避免出现timing问题

   谢谢您的指导，用ila也是迫不得已，因为最近在使用7系列的部分动态可重构功能，而这种情况下不能使用其中的debug功能，只能用ila然后使用hardware manger进行实测，的确很麻烦，不过最后成功解决了。

    thanks for sharing

Try trigger anyway and used a real input clock as sample clock not PLL output clock or a generated clock inside circuit