非顶层文件输入输出接口需要设置input_delay和output-delay吗?
时间:10-02
整理:3721RD
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我设计额模块不是顶层模块,接口不直接连到FPGA引脚,在写约束时钟时只写了时钟周期约束,查看报告时说我输入输出接口没有设计延迟?请问该如何设置呢?谢谢!我用的是vivado 2015版本。
我一般都没有设置
