微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > 老师给的工程项目,关于数字上变频,有疑问,有问题。

老师给的工程项目,关于数字上变频,有疑问,有问题。

时间:10-02 整理:3721RD 点击:
事情是这样的。老师给的工程项目,有程序让研究。
数据下变频之后马上又进行上变频,变态。
但是下变频的模块,采样速率是50M,结果下变频后的数据进入上变频时,上变频模块的时钟变成了200M,这就是变速率采样了,项目中就是直接这样连,我总感觉有问题,各位觉得这样可以吗?这是第一问。
第二问,就是专业的上变频知识了。I,Q信号进入上变频模块进行处理,I,Q信号各自经过一个低通滤波器(这里好像是为了防止上变频之后出现频率混叠)。然后I路信号乘以cos,Q路信号乘以sin函数,这里我没有疑问,因为对于复数信号进行上变频时,我们只取上变频之后的实部。高潮来了,工程最后来了个,I*COS+Q*SIN,然后输出,可是,我认为,上变频的结果取实部,最终结果应该是I*COS-Q*SIN,然后输出。
大神留步,请您答疑解惑。着急等。

牛啊  问问题还收钱的

我错了,我给大家道歉,我以为是悬赏呢,结果却是要你们付费,我错了,原谅我吧。

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top