RapidIO初始化问题

在vivado中使用rapidio2.0核的example design
，进行功能（行为）仿真时，首先根据手册要求，去掉了相应的注释（等价于加入了某些参数设置），然后进行足够长时间的功能仿真。仿真结果发现，在shared logic中输出的各种时钟和复位信号均能够按照手册给出的仿真图正常输出，但是port_initialized和link_initialized信号均不能正常完成拉高。请问大神这是什么原因?该如何解决。

我曾经使用过altera的RAPIDIO，也遇到过类似的问题，简略说下过程，说不定对小编有所帮助。
我当时也是port初始化老是失败，之后我在生成IP的时候把Disable destination ID checking by default选项勾上了，就能初始化了。所以我知道应该是destination ID不对导致的。之后我把本端和对端的device ID和destination ID都配置正确，就没有你说的那个问题了。
如果是上板验证出现这个问题，还有可能是走线或者其原因导致的物理层出错。当然如果是仿真，肯定不是这原因了。

还是不行，我发现example design中有问题。srio_sim.v文件中，需要取消注释的那几行，也就是参数定义（sim_only，validation_features，quick_startup，statistic_gathering，use_chipscope）五个参数中，有两个与工程的顶层文件定义的名字不一样（example_design顶层Verilog文件中，没有sim_only和use_chipscope这两个参数）。我还在看example_design，目前还没有发现问题在哪里

你的port_initialization都没有拉高，说明你的PCS+PMA工作有问题

所以，这位兄台，我还是找不到问题在哪里?只是transceiver有问题吗?我用的可是example design啊

你使用example demo，也要先确定物理层是否工作正常啊。你的serders的CDR lock信号都正常了么?

我也是

仿真的时间要够长才可以，120ms以上才可以，绝对没有那么多问题。