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求助xilinx ise14.7编译modelsim10.1c出现的问题

时间：10-02 整理：3721RD 点击：

** Error: (vlog-42) Unsupported ModelSim library format for "D:/14.7/ISE_DS/EDK/edk". (Format: 4)
** Error: Verilog Compiler exiting

编译始终有错误，，这错误是什么原因该怎么解决呢?

前面提示的是编译出错，，看来所有错误都集中最上面2句话，，求大神解答，，忙了几天了都没解决，急求大神

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