ldpc 编码设计

各位好，我正在做DVB-S2的FEC部分设计，该部分以往是由IP核完成的，主要包括BCH编码+LDPC编码+交织，目前，做完一个固定码率9/10的设计（并行的），设计初步验证是正确的，加到设备上是可以100%解调的，没有做长期的测试。     现在需要设计一个可以兼容所有码率的程序，因为不同的码率的原始信息的长度不同，输出长度一致，那么对于1/4时，校验位会有（64800-16200）那么长，使用的ram会非常多，其实我也可以按照以往的方式实现，但估计资源不允许，我查看过IP核的资源，FEC这一部分消耗的资源也比较多，35个18K的BRAM，还有2个乘法器，不知道乘法器究竟用在什么地方，可能采用的方式跟我的不一样，不知道有没有人知道乘法器是不是用在LDPC编码上，如果是，该如何采用乘法器完成概部分的设计请多多指教。

这个论坛没有高人吗?提供点文档也可以啊。

DVB-S2中使用的好像是QC-LDPC，可以查看Quasi-Cyclic LDPC Codes for Fast Encoding相关文章。LDPC的编码好像有多种算法，其中Richardson–Urbanke encoding method涉及到矩阵的转置、乘法、加法等。

   最后没找到合适的算法，不过最后我也把思路定位到矩阵上面，看到的有点晚，不是QC-Ldpc。

请问最后是采用什么方法做的啊 我最近也在看dvb-s2的LDPC编码  串行的搞不定 需要并行
现在参考了一篇360路并行的论文，但发现论文的方法，在编码后的parity bits不是顺序的，还需要交织一把，感觉不太好用