Design Compiler 到IC Compiler 流程問題

小弟是新手, 想請教一下幾個問題
原始設計裏, 使用Verilog code設計電路,
包括一個  A_top.v  B.v C.v
而A_top.v 會包含 "多個" B.v 及"多個" C.v 的 modules (在DC裏做uniguify)

1. 先用Design Compiler, 把 A_top.v及B.v C.v放進去,
    再設定相關 clk, constraint, 之後, 引進工藝庫(set library)
    做 link, 待結束後, 存檔成 A_top_dc.v
2. 打開 ICC, 設定 search_path, library後, create new lib (Milkyway)
    之後出現問題了 : 目前是用VMware模擬Linux, 不知道是否ICC判斷Windows下
    的OS檔案系統無法lock, 請問是否要把原始檔拷貝到 Linux內, 不要放在 share folder裏 ?
icc_shell> link
  Linking design 'A_top'
  Using the following designs and libraries:
  --------------------------------------------------------------------------
  * (76 designs)              /mnt/hgfs/vmshared/A_top_only/A_top.db, etc
  fast (library)              /mnt/hgfs/vmshared//syn_dc/core/fast.db
  slow (library)              /mnt/hgfs/vmshared/syn_dc/core/slow.db
Info: Creating auto CEL.
WARNING : Could not create cell lock file, giving up. Pleae check the link command

把原始檔拷貝到 Linux內, 不要放在 share folder裏

谢谢好东西 分享啊

ICC  难学不··

谢谢分享啊

hen  hao

多謝分享囉！

bu shi ahe yoer

感謝溜

please copy the source files to LINUX and then try it again.

有详细图文教程就好了

谢谢好东西 分享啊

呵呵呵我就是来灌水的谢谢好东西 分享啊

学习一下。

thank you

把原始檔拷貝到 Linux內, 不要放在 share folder裏