ddr3求助。
正常生成ipcore的时候，你不用添加你自己的ui接口，也能看到init_calib_complete拉高。觉得先看看你的外围硬件电路是否工作正常
xilinx提供的验证平台中，仿真参数是需要改写成FAST的。另外，如果用vcs仿的话，你有没有编译xilinx的库文件。
只有在校准信号拉高之后，UI接口提供的读写控制命令才会有效。
谢谢，因为我是把tg_copare_error这条线没置低，修改后就可以了。现在只是仿真还没有上板。现在是读数据的时候读的值不对，而且读的数据量是2个512bit，很费解啊。
是的，就是这个问题。现在仿真，感觉读写数据都不太正确，正在查问题呢。
你是用vivado的吗? 是ultrascale系列的吗?
我用的vivado，问题解决了，太大意了，以为app_data_mask默认会置0呢。
我想请教个问题。DDR的init calibration过程怎么仿真啊?
我看xilinx生成的MIG core直接仿真 好像跳过了这些步骤?
我是直接用的xilinx提供的仿真模型，默认选择的是fast模式，初始化阶段时间大约为125us，上硬件实现的时候，留给它初始化的时间应该够用了。现在也只是刚刚仿真通过，没有上硬件实现。
125us就cal_done拉高了?
那应该是不完整的，你有看到write-leveling,read-leveling这些过程吗?
对啊，125us左右拉高，应该不是全过程，之前看帖子说我们只需要对mig预留外部接口进行控制就可以，他应该是sim_tb里面做了一些配置。所以暂时没有看这么多。我也刚研究ddr，大家多多讨论
但是你上板调 如果不通 那就挂在calibration上了 到时候还是要仿真来看问题~！
上板调，你给他预留个2s左右的时间，然后在进行操作就可以吧，之间看帖子这么说的。或者你研究一下ddr的工作原理。
我调了下DDR4 10+s
10+ 嗯恩 这也是个问题，等我上板的时候还得注意一下，现在背靠背写的逻辑还没调正确，有时写信号给出的时候，因为rdy给出比较晚，ddr还在操作上一个写信号，对这个写信号的处理上出了问题，特别是背靠背写的时候，这块问题更大了。
你好，我正在下板调试DDR3，可否加个刘希方式交流一下。我的qq：634188104
你好，我正在上板调试DDR3，可否跟你交流一下，我的qq：634188104.可以留一下你的联系方式吗
从ISE过度到vivado真的是很不方便啊
嗯恩 我加你了
我从quartus ii 过渡来的
能不能加一个QQ821975463，有几个问题跟您讨论一下
能不能加一个QQ821975463，有几个问题想请教您一下。
是说的我吗?
您好，想跟您请教一些ddr3的问题，可以加一下qq吗? 719951680，谢谢
小编王洁你好，能不能加一下QQ，问一下关于init_calib_complete 无法拉高的问题，QQ ： 1500930061，谢谢。
你好，我现在正在学习ddr3，能否加个qq：1500930061，向您请教一下。万分感激