#在vivado中的调ADC模块Y遇到时序错误
时间：10-02
整理：3721RD
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会出现时钟频率到达50MHz时候采样出错，在25MHz时候就没事，求大神指导，电路中存在串转并所以时钟频率是350MHz来传递，请问一下时序问题该如何解决，还有就是硬件电路中的差分时钟路径相差60密尔，数据路径相差40密尔，不知道会不会影响
看不懂，给的条件有点少啊。不过顶一下吧。话说FPGA中还会有ADC模块，简直了。
RE: #在vivado环境下遇到时序问题
就是在VIVADO环境 中接收ADC的采样数据时，会由于ADC的采样时钟变高就会数据不对，这种情况该怎样约束一下呢