关于create_generate_clock

在用DC做时序检查时，发现利用create_generate_clock生成的时钟并没有继承源钟的latency啊，但是之前的资料说的generate clock会继承源钟的latency的?难道现在的DC改动了?还是约束的有问题?求助各路大神啊

generate clk的master clk怎么定义的?

    DC里面不是ideal network吗?report_clock只要显示master clock是正确的就可以吧

master_clk就是源时钟，而且源时钟是定义了latency的

但是是可以定义latency的啊

set_clock_latency 有两种， 一个是network delay。一个是source latency ，得加 -source。否则得看你的clk结构（你应该没有CTS），感觉上像clock path上master clk被一些cell（比如一些特殊的gate cell）挡住没法穿过。

    你说的这种情况，我在DC里面试了一下，set propagate之后就能看到master clock上面的source latency了
     dc_shell>set_clock_latency 1.1 -source  [get_clocks mclk]
   
     dc_shell>set_propagated_clock [all_clocks]

set_propagate_clock在DC里一般不用吧，应该是lay out之后再用吧

  其实我想问的是create_generate_clock之后，生成时钟并没有继承master_clock的network_latency呢~

感觉应该能穿过，明天试试不经过ICG的看看

   不过ICG应该是可以穿过去的吧?

   就像你回复我上个条目说的那样， set_propagate_clock 在post layout才用。那么在ideal network阶段，如果你想要模拟network latency，那只能一段段的标上。我试了下，如果自己标了network latency, 又设了propagate, 标了的值就无效了。两者互斥，很合理。     毕竟你已经设了 不允许propagate.
    By default, the tool assumes ideal clocking, which means clocks have a specified network latency (from the set_clock_latency command) or zero network latency by default. Propagated clock network latency (from the set_propagated_clock command) is normally used after layout and final clock tree generation.
     Specifying the ideal clock network latency provides an estimate of the clock tree delay for before layout.

   恩，谢谢啦

正常情况下ICG在任何tech process下都是能被时钟穿过的。感觉有点像时钟树在前仿和后仿中，工具如何解释的问题。
一般后仿直接就propagate了，延迟参数直接从后端过来。前仿真往往都是ideal的，除非强行force delay。