不谈具体技术，大白话高速串行总线技术到底是什么鬼

高速串行总线技术是趋势，是很重要的技术，大有一统江湖之势。随便一块板子，接口全是所谓lvds,rocketio,srio。
我有一个具体的问题。
一个并行转串行的模块，输入并行数据，输出一路串行信号。假如是并8转串1，串行的数据用差分信号的形式输出。
有一个点容易理解，就是假如要连接接下一个接口，那么接收端的引脚就会变少，这没有问题，我把它理解成是没有办法的事情，因为要减少引脚。
但是，仅在一片FPGA的内部，个人觉得就没有必要了吧，因此它多用在接口上面，不知道我的理解正确与否。
还有就是传输速率的问题，按照文献的说法，加上我自己的理解如下：
还以具体的实例讨论如下，8个并行的数据，驱动他们的时钟频率变得较高时，但也不过才100M出头（PCI总线，133M就是他的极限），8位的
并行数据同步起来变得困难，此时传输的速率是800Mbps,但此时8根线长短有点差池，来个抖动，并行线之间还可能有干扰，数据传输就极易出现问题，总线宽度再变宽，由8位变成16位，电路硬件要求就会更高，数据传输会更不稳定，更不保险，因此反其道行之，就有了高速串行总线，位宽干脆1位，可以轻易避免并行数据的同步问题，而这个串行的时钟速率可以加的极高，比如1000M,2000M，算一算数据速率也还可以。而串行数据以低压差分信号的形式进行传输，功耗低，而且还有一定的抗干扰能力（原理不太懂），在我举得例子中，串行数据出来，自是一路，可是这路信号有经过一个原语结构，串行一路钻进去，钻出来的是一对低压差分信号，在这里有一个小疑问，低压差分信号抗干扰，可是产生差分信号的信号不会被干扰吗?还有一个疑问不吐不快，说时总线速率很高时，并行总线数据位宽难以同步，那CPU的速率都3G,4G了，总线 宽度64位，也没说有什么问题呀，到底是要弄哪样啊?这一段比较困惑?有谁给解释一下吗?
欢迎大家踊跃讨论，对我的说法批评指正。关于告诉串行总线技术的讨论大家都可以在这个帖子里讲。
码字不易，期待您的回复。

谈总线要区分片内和片外，芯片内部都是并行总线，因为片内干扰噪声小，容易做到很高速度，比如你说的CPU上G的总线速度。
你这里想要讨论的，应该是片外总线，它会出到芯片外部并以pin脚连接。片外环境复杂，干扰多噪声大。并行总线难以同步，速度会受限明显，但由于位宽多使得总数据率折扣不会打太多，典型就是DDR接口；另一种就是串行总线，抗干扰强，速度快，典型就是USB接口。

首先谢谢您的讲解，非常有用。
既然您说到了DDR，又勾起了我的一个疑问。DDR是高速随机存储器，但是我对“高速”二字不解。它是双倍速率随机存储器，所以才称是“高速”，同样位宽的ROM，同样时钟频率下，速率仍然是DDR的1/2，DDR怎么当得起高速二字?还是说DDR可以加更高频率的时钟?抑或是DDR位于FPGA之外，是相对概念，是外部存储器中的佼佼者，但是比SD卡等其他外部存储器“高速”在了哪里?外部存储器的选择又有什么诀窍?

过来学习下

过来学习下~

高速随机存储器”，并对“DDR的高速”产生疑惑，疑惑的原因竟然是与ROM与SD卡所支持外部flash 进行速度对比，这两者之间根本就没可比性，我建议你回答提问前查下相关资料。