primetime命令使用请教！

最近找工作，面试官总是非常详细的问primetime的命令，我发觉自己的概念并不很清楚，贴个帖子，跟各位大虾讨论一下！
1） 时钟约束，我认为set_propagated_clock是创建一个现实时钟，也就是时钟树生成后的时钟，在时钟树生成前（也就是还没有P&R前)可以使用这个命令吗? 怎么使用?
2） 时钟约束，以前以为set_clock_latency表征当前模块时钟最快时钟和最慢时钟的时差，现在发觉不对，这个时差应该由clock_uncersity来表征，set_clock_latency跟input_delay相似，表征内部得到的时钟与ideal clock（也可以说成参考时钟）的延时，对吗?呵呵，以前都是糊里糊涂过来的
3） 如果我的设计只有一个模块（或者有很多模块，我整体综合，而不是分模块综合），输入应该按异步处理，那设置input_delay还有意义吗?如果是同步处理，那input_delay很好
4) 如何理解link_library,我认为分析时（比如bc_wc方式)会调用这些库，综合时也会考虑这些库吗，为什么? 我有target_library啊
理解.
其他问题
1） 一般在什么情况下用pipeline设计，adc/dac，dsp，图像处理芯片除外；
2） tcl有那么重要吗，我的primetime命令是由design compiler转译过去的；
3） 大公司里面前端设计人员到底做些什么，为什么我一提起后端设计（P&R）已经时钟树生成后返回分析，他们都很茫然

primetime命令使用请教！
自己顶一下，写得太多

primetime命令使用请教！
1). 不可以
2) 对
3) 不太懂你的意思
4) ram 等等着些放在link lib里
5) 时间不够才要用pipline呀
6) tcl懂最好,毕竟很多工具都认的
7)前段是写code的呀.

primetime命令使用请教！
我也在入门，我也在找工作，呵呵，还没毕业，不过说说自己的体会哈，不对的地方大家指出。
最近找工作，面试官总是非常详细的问primetime的命令，我发觉自己的概念并不很清楚，贴个帖子，跟各位大虾讨论一下！
1） 时钟约束，我认为set_propagated_clock是创建一个现实时钟，也就是时钟树生成后的时钟，在时钟树生成前（也就是还没有P&R前)可以使用这个命令吗? 怎么使用?
-------------------P&R之前不会用吧，因为没有clock tree。对么?
2） 时钟约束，以前以为set_clock_latency表征当前模块时钟最快时钟和最慢时钟的时差，现在发觉不对，这个时差应该由clock_uncersity来表征，set_clock_latency跟input_delay相似，表征内部得到的时钟与ideal clock（也可以说成参考时钟）的延时，对吗?呵呵，以前都是糊里糊涂过来的
－－－－－－－－－－－应该是的，表征的是该模块的是时钟起源和top 的时钟源的delay，而且可以设置，该模块内部时钟tree的delay来模拟clock tree的延迟。
3） 如果我的设计只有一个模块（或者有很多模块，我整体综合，而不是分模块综合），输入应该按异步处理，那设置input_delay还有意义吗?如果是同步处理，那input_delay很好
－－－－－－－－－具体情况具体分析，要通过clock 域的划分，和上一级信号的延迟决定。
4) 如何理解link_library,我认为分析时（比如bc_wc方式)会调用这些库，综合时也会考虑这些库吗，为什么? 我有target_library啊
－－－－－－－－target是map的使用的，link是在link调入内存的过程使用的。target也要link进来这样才可以map撒。
理解.
其他问题
1） 一般在什么情况下用pipeline设计，adc/dac，dsp，图像处理芯片除外；
2） tcl有那么重要吗，我的primetime命令是由design compiler转译过去的；
3） 大公司里面前端设计人员到底做些什么，为什么我一提起后端设计（P&R）已经时钟树生成后返回分析，他们都很茫然
－－－－－这些东西我也不懂也。

primetime命令使用请教！
对的.就是这样

primetime命令使用请教！
谢谢，
工作也找到了
以后应该有机会再学习！

primetime命令使用请教！
第一个，set_propagate_clock是在版图后仿真的时候用的，所有的net反标上延时信息或者提取的寄生参数信息后使用才有意义，前端设计时候不需要。
第二个，clock_latency指的是时钟到达顶层或者内部各个端口所需要的延时

我先解答其中一个问题，专门做综合的才需要对tcl深入研究，TCL学的好对脚本的通用性有帮助

学习了

谢谢学习了

Thank you very much！

谢谢学习了

最近找工作，面试官总是非常详细的问primetime的命令，我发觉自己的概念并不很清楚，贴个帖子，跟各位大虾讨论一下！
1） 时钟约束，我认为set_propagated_clock是创建一个现实时钟，也就是时钟树生成后的时钟，在时钟树生成前（也就是还没有P&R前)可以使用这个命令吗? 怎么使用?
It's no used before P&R
2） 时钟约束，以前以为set_clock_latency表征当前模块时钟最快时钟和最慢时钟的时差，现在发觉不对，这个时差应该由clock_uncersity来表征，set_clock_latency跟input_delay相似，表征内部得到的时钟与ideal clock（也可以说成参考时钟）的延时，对吗?呵呵，以前都是糊里糊涂过来的
uncerterty is to model clock skew and jitter etc. latency is to model clock insertion delay betweetn clock root to CK of flip-flop.

thanks

很好，学习了！

学习了

在工作中多理解就好，这些都是时钟的一些性能设置，是预估值而已。

  2）时钟约束，以前以为set_clock_latency表征当前模块时钟最快时钟和最慢时钟的时差，现在发觉不对，这个时差应该由clock_uncersity来表征，set_clock_latency跟input_delay相似，表征内部得到的时钟与ideal clock（也可以说成参考时钟）的延时，对吗?呵呵，以前都是糊里糊涂过来的
    针对第个问题set_clock_latency，分为外部延时和内部延时，    外部延时表征：时钟源晶振等通过PCB到达芯片的时间，需要在命令后加入-source调用。
    内部延时表征：设计内部时钟到达最终触发器的时间，对于P&R前的设计，通过可以set_clock_latency进行预设延迟数值，指导设计将可能出现时序问题在代码级进行解决，对于P&R后的设计，通过set_propagated_clock [all_clocks] 即可通过加载延时文件或提取设计寄生电路获取时钟延时。

    个人的理解，和大家探讨一下，如果有错误，希望指正

紫薯布丁

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