请教 Prime Time 的几个问题

先前只做过PT的WORK SHOP ，目前正在根据DDR3的SPEC写约束，请教一下：
1怎么设置input的capacitance，或者，这个设置是否必要?
  如果不必要，那电气规范里把这一项列出来是用作什么的?
2 Capacitance load tab里还列出了differential pair signal的delta CAP，这一项又应该怎么反映到约束里面去?
3 对于手册里面给出的时钟信息，里面提供min_pulse_width (HIGH 和 LOW都提到了)，
   也提到了max_pulse_width，要根据这个信息作出对应的约束，应该使用
    set_min_pulse_width
   或是 set_pulse_clock_max_width和set_pulse_clock_min_width 命令呢?
4 根据一个标准或者规范来对设计写约束，有没有更加有效的办法?

先谢谢解答问题的各位了！

补充一下，手册里面提供的jitter的信息，又应该怎么反应到约束里面去呢?

input的capacitance可以定义为set_load;
jitter和latency定义为set_uncertainty;

set_load可以用于INPUT PORT吗?
目前写的是 set_max/min_capacitance -port
这样是否可行?
如果不行，有什么不妥?

谢谢！

刚才man了一下这个命令set_max/min_capacitance -port；一般情况下没有必要设置这个属性，如果设置的不合理会影响综合；如果lib里面有这个属性，工具会以lib里面为准；

    还有个问题，能否请教您一下
    对于手册里面给出的时钟信息，里面提供min_pulse_width (HIGH 和 LOW都提到了)也提到了max_pulse_width，要根据这个信息作出对应的约束，应该使用
    set_min_pulse_width
或是 set_pulse_clock_max_width和set_pulse_clock_min_width 命令呢?
   初次做lab以外的内容，很多东西不懂，还请指教，谢谢！

一般检查最小脉冲宽度
set_min_pulse_width -high 1.5 [all_clocks]
set_min_pulse_width -low 1.0 [all_clocks]
report_min_pulse_width

    但是spec里面连max pulse width也指定了，这个不需要设置吗?
   另外，对于differential pair 的某个parameter,既给出了accurate value，又给出delta value，例如电容，对此应该如何设置?
谢谢

因为时钟经过一堆buf后，会越来越窄，所以一般检查最小宽度，太窄的话，触发器检查不到；
期待专家解答吧，知识有限！哈哈

   仍然谢谢您！

   再请问一个问题：在层次设计中，是否所有层次的generated clock都需要被定义?或者是只需要定义顶层出现了generated clock ?

   再请教几个问题：1 get_ports 命令是否只会获取顶层的端口
2 get_ports 的-filter 同时指定输入和双向端口是否可行 ?
             get_ports -filter "port_direction == (in || inout ) "
    如同以上的格式是否正确?
3 在参考的脚本里，为什么有时使用get_ports命令来获取端口，有的又不借助get_ports命令，直接写端口名?
4 Generated_clock的时序信息是否会继承source?还是说跟随generate时的倍数关系而改变?
谢谢 ！

    ports就是代表顶层的端口；
    generate clock和源时钟有一定的频率和相位关系，源时钟改变，generate的时钟也会改变；
     其他问题我也没研究；

紫薯布丁