verilog reg a; reg A
时间：10-02
整理：3721RD
点击：
verilog reg [3:0] [7:0] a; reg [3:0] A[7:0]
有什么区别?
第一种vcs编译报错，说只支持sv
有什么区别?
第一种vcs编译报错，说只支持sv
前一种是sv特有的pack类型，后一种是普通的数组。前者等效于[31:0]。
前者是2^4 乘2^8吗
不是，就是一个32比特的数据，没有什么指数之说，你那样的说法只是表示他的数据范围
或者可以说a的32比特数据存放在一个紧凑的地址空间，而A的数据，只有[7:0]这一部分是连续的地址空间，[3:0]这几个比特表示的地址空间不一定是连续的。