关于SDRAM的读写

FPGA里面有一段写SDRAM的代码如下：
该芯片型号为：MT48LC32B2

1. module WR_RD_DSP16_clk(clk,
   
2. DSP_ECLKOUT,
   
3. DSP_ED,
   
4. nWR,
   
5. nRD,
   
6. data
   
7. );
   
8. input clk;//不同时钟域的clk
   
9. input DSP_ECLKOUT;
   
10. inout [15:0] DSP_ED;
    
11. input nWR;
    
12. input nRD;
    
13. output [15:0] data;reg [15:0] data;
    
14. reg [15:0] dsp_data;
    
15. always @(posedge DSP_ECLKOUT)
    
16. if(~nWR)
    
17.    dsp_data[15:0]<=DSP_ED[15:0];
    
18. else
    
19.    dsp_data[15:0]<=dsp_data[15:0];
    
20. 
    
21. assign DSP_ED[15:0]=(nRD) ? 16'hzzzz:dsp_data[15:0];  
    
22. 
    
23. always @(posedge clk)
    
24.   data[15:0]<=dsp_data[15:0];
    
25. 
    
26. 
    
27. endmodule

复制代码

其中：

1. nWR =~(~DSP_CE& ~DSP_AWE& (DSP_EA[21:2]==20'h00000));
   
2. nRD =~(~DSP_CE& ~DSP_ARE&~DSP_AOE&(DSP_EA[21:2]==20'h00000));

复制代码

请问，能否看出来这是异步还是同步时序，为什么?
另外，这句话是什么作用?
assign DSP_ED[15:0]=(nRD) ? 16'hzzzz:dsp_data[15:0];
谢谢大家！

截取代码完整一点吧，目前看截取部分是一个组合逻辑，并不涉及同步还是异步，主要看组合逻辑前后的时序逻辑是否属于同一个时钟域。
第二句话，由于DSP_ED是inout信号，所以需要进行三态处理，就是说当它作为输出态的时候，如果没有读操作，就要输出高阻态，你可以了解一下三态逻辑的原理，再来理解这一句话。