微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > dc综合multiple clock定义问题

dc综合multiple clock定义问题

时间:10-02 整理:3721RD 点击:
我的code中有clock generator产生了几个同步时钟,这些slave clocks也是要定义的吧,不然dc不会分析那些multi-clock timing path?是用create_generated_clock定义么?

create_generated_clock -add

这里举个实例给你,可能会方便理解:
create_generated_clock [get_pins pll_dig_inst${path_note}CLK48M_div12_CLKBUF/Z] -name "CLK48M_div12" -divide_by 12 -source [get_ports CLK48M]
大意:创建一个被CLK_48M  12分频名为CLK48M_div12的时钟在分频器输出端Z端,

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top