xilinx block memory generator v2.7问题

小弟刚进入CPU设计行业，最近在做一款ARM CPU，需要到FPGA开发板上仿真，需要替换CPU中RAM和ROM为开发板上仿真模型的RAM和ROM，开发板是xilinx ML510，使用xilinx 10.1 的Core Generoator生成单端口ram，仿真模型为BLK_MEM_GEN_V_2_7，参数有dina[31:0]、douta[31:0]、wea[3:0]、ena、addra[12:0]6个信号，但是连接上在仿真过程中当第一次ena为1，wea[3:0]为0时，下一个始终周期没有数据输出douta[31:0]，导致后续读出数据均不正确。经过尝试，使用其他FPGA仿真模型可以正确仿真，就是这个不能得到正确结果。弄了好几天都没得到正确结果，请问有谁知道这个是什么问题么?

用这个模块自带的仿真测试看看呢，应该不会是模块问题

可能模块是没什么问题，就是输出延迟问题。希望它的输出延时时一个周期，但是在仿真过程中有5个周期的延时。

首先检查ROM的生成配置  输入输出是否有寄存器  然后检查时序报告

你好，想问下你的那个仿真问题解决了吗?我的也出现了，本来数据输出应该是只有一个时钟延迟的，但是不知道为什么要5个时钟之后才会出现想要的数据。如果你已经解决了，可以留个联系方式吗?想请教下