aes加密算法I/O口控制
时间:10-02
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Verilog的aes算法(128bit,占用388I/O口而板子310)由于板子限制,需要减少占用I/O的数量。各位大神求教给啊。
并行送数据,而且一拍进去啊
That's crazy
可以在外面包一层wrapper, 静态配置的信号如key可以加一个寄存器配置接口, 128bit datain和dataout可以多拍进/出以减少IO位宽
大神,本人小白还要再麻烦一下。我看了一下数据输入输出,确实如楼上所说并行输入,一拍进入。由于我初学,能不能给说一下多拍进出的问题。非常感谢!
用个顶层模块封装起来,例如输入接口32bit,内部做个数据拼接,接收四个节拍32bit拼为128送入AES模块
我也遇到这个问题了,小编解决吗?
例如:128bit为enc_data 设计输入数据data_in 32bit位宽 输入使能data_en 1bit位宽
第一拍data_in为enc_data[31:0]
第二拍data_in为enc_data[63:32]
.......
第四排data_in为enc_data[127:96]