请教MIPI的传输

我记得没有吧。low power下就是反相器输出数据了。时钟端口这时也是数据端口。

我想请教一下，这个图是一个示意图，还是数据传输的真实时序图，就是说，来自DSI端口的数据在传输中，直接解析，比如，收到HS信号，马上下调Hsync，而且在传输RGB数据的过程中，同时在DPI的RGB端口同步显示数据。

请问怎么理解?


问题二：此图显示为burst video，如何理解non burst video?

very good

我没做过DSI。你说的那个图我看不到。如果你说的图是MIPI标准中的图，可以看看上下文，一般接口相关的信号就是要你实现的最终结果。至于内部信号，可以是你实现的参考。

嗯，学习一下！

看来还是得好好学习英文呀，顶一下。

图片没有加载起来，不过文字看了，还是有些收获。谢谢。

MIPI-DSI 转HDMI 推荐用ADV7533
优势和特点
•        低功耗MIPI/DSI接收机
•        低功耗HDMI/DVI发送器，便携式应用的理想选择
•        2/3/4通道DSI接收机
•        每通道支持最高800 Mbps的传输速率
•        80 MHz工作频率支持从480i到1080p (30 Hz)的所有视频和图形分辨率
•        可编程双向色彩空间转换器
•        支持标准S/PDIF，适用于最高192 kHz的立体声LPCM或压缩音频
•        支持最高192 kHz的2通道、无压缩、LPCM I2S音频
•        片上MPU及 I2C 主机可执行EDID读取和HDCP操作；通过中断和寄存器报告HDMI事件
•        I2C 和HPD I/O具有5 V容差，无需额外器件
产品详情
ADV7533是一款多功能视频接口芯片。ADV7533提供一个移动行业处理器接口/显示串行接口(MIPI®/DSI)作为输入端口，一个高清多媒体接口(HDMI®)作为数据输出，采用49引脚晶圆级芯片规模封装(WLCSP)。显示串行端口(DSI)输入最多提供四条MIPI/DSI数据通道，每条通道最大传输速率可达800 Mbps。DSI Rx仅在DSI视频模式下工作。HDMI Tx支持像素时钟最高可达80 MHz的视频分辨率。
ADV7533内置可选的嵌入式HDCP密钥，可以安全传输HDCP 1.3协议规定的受保护内容。
ADV7533支持x.v.Color™（全音域元数据），颜色范围更宽。
ADV7533支持S/PDIF和双通道I2S 两种音频格式。高保真双通道I2S能够以最高192 kHz的采样速率传输立体声。S/PDIF可以传送立体声LPCM音频或压缩音频，包括Dolby® Digital和DTS®。
ADV7533还整合了一些其它特性，例如：用于读取EDID的I2C主机，以及I2C和Hot Plug™（热插拔）检测引脚兼容5 V电压等，这些都有助于简化系统设计、降低成本。
ADV7533采用先进的CMOS工艺制造，提供节省空间的49引脚WLCSP表贴封装，符合RoHS标准，额定工作温度范围为-10℃至+85°C。
应用
•        移动系统
•        蜂窝手机
•        数码摄像机
•        数码相机
•        个人媒体播放器
•        游戏
•        样品申请和批量 请电方式13480757143  QQ:794843349

感谢分享

  第一个问题描述的不清晰?  第二个问题,non burst mode就是在数据传输的时候,数据不是按照burst打包的而是一整行数据直接传输出去,这个要求controller有足够一行的缓冲ram空间;

   这是哪个技术文档的截图?谢谢！

直接用我们的MIPI CSI2 IP核就可。可以联系：sales@wwago-inc.com
目前，我们WWAGO公司的MIPI CSI2 的IP核，在业界处于领先位置。

我们的 CSI2 Tx (vs. other vendors)

We have a multiplexing CSI2 transmitter, which canmultiplex several data sources (e.g. 4 cameras) to a single CSI2 stream.Customers are forced to design a complex multiplexing means outside the IP core.

no other vendors have a multiplexing CSI2 transmitter.


我们的CSI2 Rx (vs. other vendors)

·   Our CSI2 Rx IP cores (inparticular the SVRPlus-CSI2) allow handling of several pixels per clock cycles;this enables the user to use slower clock frequencies

·    Our IP is the only oneto support 8-lane extended CSI2(目前全球，只有我们能提供支持8-lanes的CSI2 IP 核）

·   we are one of the only 2 IP cores with MIPI IOL certificate(全球通过 MIPI IOL认证的这个IP有2家，我们是其中一家)

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MIPI CSI2 Tx
1:  4-lane MIPI CSI2 transmitter for FPGA (SVT-CS4AP1-F )
key Functionality highlights include:  
- 1 clock lane, one to four data lanes(configurable)
- Simple interface – legacy parallel-video input, augmented by an Early-HD signal
- Supports RAW8, RAW10, RAW12, YUV420 (legacy, 8 bit, 10 bit), YUV422 (8 bit, 10 bit), and user-defined data formats
- Optionally supports all other pixel formats, with up to 16 bit per pixel (RAW14, RGB444, RGB555, RGB565) as defined in MIPI® CSI2.
- Uses simple off-FPGA analog PHY (clock and data lane modules)  
2:  4-lane MIPI CSI2 transmitter for ASIC (SVT-CS4AP1 )      
key Functionality highlights include:  
- 1 clock lane, up to four data lanes(configurable)
- Simple interface – legacy parallel-video input, augmented by an Early-HD signal
- Supports all pixel formats, with up to 16 bit per pixel - RGB444, RGB555, RGB565, RAW8, RAW10, RAW12, RAW14, YUV420 (legacy, 8 bit, 10 bit), YUV422 (8 bit, 10 bit), and user-defined data formats.
- Uses simple analog PHY (clock and data lane modules)
- Compact solution for image sensors
3:  Multiplexing 4-lane MIPI CSI2 transmitter  ( SVT-CS4AP2 )
key Functionality highlights include:  
- One clock lane, and one to 4 data lanes (configurable)
-  Up to 1.5 Gbps per lane
-  Supports CSI2 RAW8, RAW10, RAW12, all YUV420, all YUV422 and User-Defined 8-bit formats (other CSI2 standards available as an option)
-  Supports up to 8 concurrent video sources, for example, the sensor can send high resolution RAW12 image, where the first and last video lines contain blanking data, with embedded low  resolution preview data and with embedded JPEG data
- CRC and ECC generation
- Programmable timing parameters
MIPI CSI2 Rx
1:  Configurable 8-lane MIPI CSI2 Receiver for FPGA (SVRPlus-CSI2-F )
key Functionality highlights include:  
-  Configurable (register control) number of data lanes 1 to 4 or 1 to 8, according to  the state of the EIGHT_LANES compilation switch;
-  Configurable (register control) 1 or 2 clock lanes when the EIGHT_LANES  compilation switch is set to ON
-  64 bit internal data bus
- 1, 2 or 4 pixels output per clock, as set by the PARALLEL_PIXESL compilation switch
- Up to 1.5Gbps per lane
- All CSI2 functionality implemented in hardware, freeing the CPU to other tasks
- Support of all data formats
- Extensive set of registers, accessible by AMBA APB bus (or, optionally, by I2C)
- Programmable timing parameters
- Optional support of CSI2 compressed-video formats
- Optional output FIFO for continuous output streams
- Optional Error counting hardware, for on-line BER measurements
2:  Configurable 8-lane MIPI CSI2 Receiver for ASIC (SVRPlus-CSI2-I )
key Functionality highlights include:  
-  Configurable 1, 2, 3 or 4 data lanes (SVRPlus-CSI2-I-4X);
-  Configurable 1 or 2 clock lanes;  1,2,3,4 or 8 data lanes(SVRPlus-CSI2-I-8X)
-  64 bit internal data bus for high throughput
-  1, 2  or 4 Parallel pixels  output per clock
-  Up to 1.5Gbps per lane
-  All CSI2 functionality implemented in hardware, freeing the CPU to other tasks
-  Support of all data formats
-  Rich set of registers, allowing tracking of all kinds of communication errors
-  Programmable timing parameters
-  AMBA-APB control of all registers (I2C control optional)
-  All DPHY features, except for the analog front  end ,implemented by RTL
-  Optional support of CSI2 compressed  video formats
- Optional output FIFO for continuous output streams
- Optional Error counting , to  allow on-line BER measurements

有兴趣可以联系：sales@wwago-inc.com