时序分析通过了，后仿真不过！

后仿增加了SDF反标吗，testbench要注意门延时了，这种情况我碰到过，行为仿真时没有考虑门延时的问题，DC后，再加上SDF反标，netlist就有实际电路的延时，需要改动TB

出现什么情况，被你认为不过呢?不定态扩散?还是数据混乱错误?有可能是激励上的时序问题。

数据混乱，大部分变为未知了“X”

1）看log，SDF反标是否成功?仿真是否有Timing-violation?
2）看波形，可以看出反标是否成功，若是一个cell的delay正好是整数（如1ns）这样的一般都是反标的不对。
3）波形和timing-report对应，理论上来说，波形上一个cell的delay和timing-report上一个cell的delay是一致的，所以可以相互对应。这样就可以发现问题所在。

出现x很可能是寄存器初始化问题，或者复位释放时间的问题，太多可能
了，不一定是逻辑问题。

你前仿真通过了,后防没通过,如果你使用modelsim文件，加延时文件正确，表明时序还是有问题，你的时序分析是用什么分析的?所有路径都分析了么?

估计是x状态的问题，将这些x状态现force掉，后面再release

   请问 什么情况会导致反标失败呢?库不匹配?

post-sim 除了timing 問題，還有functionality 的問題
樓上幾位把可能的原因大概都列上了
還有一點可能的原因，就是STA timing constraint coverage 不夠
例如，某條true path 沒有constraint 或是誤設成false_path
可以用report_analysis_coverage確認