微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > 学verilog一定要会RTL吗?

学verilog一定要会RTL吗?

时间:10-02 整理:3721RD 点击:
是不是必须要学会人工将VERILOG转成RTL啊?

学verilog一定要会RTL吗?
verilog 写的设计不就是RTL级代码吗?

谢谢分享

RTL代码难道不是Verilog写的么?

这个问题很邪乎

这个问题信息量很大。

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top