求问关于verilog中inout使用问题

时间：10-02 整理：3721RD 点击：

小编最近在做一个i2c芯片验证的项目，自己写了i2c的master测从机，scl使用的是output声明，后来测试发现slave有延迟会下拉scl，现在想把master的scl也改成inout类型，在主机能够检测到从机的下拉行为。
小编是新手，现在不知道如何在实现主机检测到scl被从机拉低了从而停止送数据，是直接使用线与方式吗

这个应该在状态机内添加，满足条件退出

实验的话，从机那边也要引入时钟了。除了sda，scl还要加上rst 和clk.

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