tetramax sim patterns problem
是这样，我每次用DFT后的netlist产生pattern，然后进行pattern的仿真，就不会出现mismatch的情况。
可是当我用pr出来的netlist做相同的工作的时候就会出现mismatch。
有哪位大侠，知道这大概是哪方面的问题。是tetramax的脚本需要设置什么变量吗?
求解答。
先谢过了。
tetramax这块很麻烦的.
你就用DFT之后的netlist产生pattern,
然后用这些pattern一起生成的verilog文件+P&R之后的netlist + 提取的sdf做仿真pass就好了.
并行case和串行case都必须要pass.
tetramax生成pattern的时候,没有用到timing信息,问题应该出在这里,但是没有时间去仔细研究过.
非常感谢！
现在我是追到问题了，是某个scan cell 的 si 与 so 同时变化。
结果就是相当与把这个cell给bypass掉了。
不知道是怎么出的问题，怀疑是仿真工具的问题。
请问下大侠，2011.09-sp3的write_patterns命令中-format去掉了支持verilog格式的文件了，请问生成.v格式的patterns该如何写脚本命令?以前的版本可以直接用write_patterns -format verilog_table就可以，现在不支持了
没用过.v格式的，我都是用的stil的。
现在是需要tmax生成的.v做testbench去仿真pt出来的top.v，也就是做个后仿吧，唉，纠结啊！~不知道.v格式的怎么去生成，大侠用的是什么版本啊?
stil2verilog
stil2verilog
谢谢了，多了个新的命令，write_testbench，它可以将stil转化成verilog形式的 ，但是tetramax显示license无这个feature，头疼，license不够霸气~
我用的 2011 09 sp2
stil也可以用来后仿吧。
stil Tetramax 会自己产生testbench。
不过还需要设置一些东东。才能做仿真。
大侠，想问下，我跑tetramax的时候，并行仿真跑了88个pattern就run out of memory，串行的pattern第一个pattern就out of memory了，但是我的工作站有64GB内存，用了才不到10%，很有疑惑
以前做仿真遇到过这个问题，后来检查是因为testbench里有语句没用对，不小心早成了死循环。
然后就报这个错误了。希望对你有帮助。
大侠，还想问下，怎么利用生成的.stil文件做scan test?
我用tmax生成xx.stil文件，还带有一个xx_stildpv.v文件，现在不知道怎么用这个xx.stil文件
我尝试着link xx_stildpv.v和xx.stil，但是行不通。看了下，xx.stil就是给的pattern，但是不知道怎么用。
以前使用的write_pattern直接写的XX.v testbench，里面附带接口和pattern，直接可以用，
但是现在换版本了，由于某些原因，暂时得不到是xx.v的testbench，但是有xx_stildpv.v和xx.stil，
刚接触tamx，还望大侠赐教。 谢谢了
那个，stildpv.v 就是工具自己产生的testbench。所谓的仿真的top就是它。里面有一些注释，需要认真看下。
如果你用nc进行仿真，设置有点麻烦，还需要，另外生成ncelab 和ncsim的可执行文件。
如果你用vcs进行仿真，相对简单点。但也是需要设置的。
不知道你有没有tetramax的TEST pattern Validaion user guide，。里面有讲的很清楚怎么设置进行test sim。
恩，谢谢大神了，我仔细看下那些文件，看VCS怎么用.stil文件去做scan test。
不客气，大神实在是不敢当。
我也接触tetramax没多久。
相互学习了。
大神，你好。我也是刚接触tmax，之前是用的是2007版的tmax，直接生成verilog 的tamx testbench .v仿真，但是2011版本的不能直接生成纯verilig的testbench了，可以用命令转下，但是由于某些原因做不了，所以只有用xx_stildpv.v来仿真按照Test Pattern Validation User Guide的说法，大概只需要在vcs里面加入_stildpv.v的文件，还有在vcs命令里面加入tmax的lib/stildpv_vcs.tab和lib/libstildpv.a两个文件。那个_stildpv.v文件我仔细看了，感觉不需要配置什么。.stil应该会直接被_stildpv.v调用，里面有.stil文件的路径。用vcs命令行运行，但是运行不了，也没出现message信息，在命令行里面点击run，什么都没出现，没任何反应信息，有点郁闷，求大神指点下。
附：vcs加了+acc+2 \
-P $STILDPV_HOME/lib/stildpv_vcs.tab $STILDPV_HOME/lib/libstildpv.a \这个我是直接加的具体路径，没有用$STILDPV_HOME，有什么影响嘛?
那你这个变量在自己的环境里设置了没?工具可能会用到这个变量。另外，直接没提示就挂掉了?
方便的话，你把你环境发给我看看，这样说是找不到问题的。
环境的话，没什么特别的，我用tamx的.v文件（2007版本可以直接生成.v格式的testbench ）就可以直接跑，而且也可以通过。
现在用的是2011版本的，因为现在dc换到2011版本了。可以顺利生成xxstildpv.v文件，然后貌似只要加入库和网表，用vcs就可以直接仿真了吧，我用的是vcs命令行，大神能否说下具体的vcs命令?用vcs需要哪里注意下?
如果排除环境设置问题，那vcs用命令行就很简单。下面是我的命令行的参数设置，仅供参考。
-debug_pp -LDFLAGS -rdynamic +maxdelays +delay_mode_path +neg_tchk -l vcs.log
+acc+4 +v2k -negdelay +iopath+edge+match +pathpulse -P 后面是.tab &.a
其中有些参数和时序反标有关的。有几个是临时加上去的，我也不记得具体含义了，你可以查手册。
另外，我是一开始是用ncsim跑的，后来反标有问题，就临时改用vcs，跑完后发现也有同样的问题。
最后问题解决后就没用过vcs了。
哈哈，谢谢大神~
不客气！
stil2verilog 的feature是什么啊,能告诉以下么?
It's helpful for me, thanks！
各位好，目前用VCS仿真tetraMAX生成的pattern，有一些mismatch，后来想把这几条（5条）mismatch的pattern直接删掉，并提供一个删掉后的coverage，但是怎么也找不到如何处理，不知各位有什么方法吗?急等！
ps： tetraMAX版本 H-2013.03 sp5
thanks for replay！