为什么时钟与寄存器之间加入buffer会增强时钟驱动能力

先顶

莫非不是全局时钟?
还是对外?

问题问的不好。
谁知道你说的buf是什么东西?到底是ASIC还是FPGA里的?
问问题总要把问题的环境交代清楚吧
名字起的怪好的，这个问题太差了

不好意思。哈哈。我的是ASIC的。这buf在ASIC和FPGA不一样么

路过帮顶，呵呵

路过！

学习了 呵呵

额 应该是可以保持驱动强度吧

我觉得是为了满足clk到所有FF的skew不要太大，和分摊相应增大FF的驱动能力

buf的作用是分担时钟树的驱动

你说的BUFFER TREE吧，在CTS的时候做
一个时钟如果驱动 10000个REG，好吐血哦，时钟上升时间不知道多差
所以变成一个BUFFER 组成的TREE，每个BUFFER出去的时钟驱动少量的REG
BUFFER的输出负载就小了撒，这样时钟就陡峭了撒
而且BUFFER还可以平衡各个点之间的SKEW

同学习学习

在计算clock路径的传输延迟是有一个等效公式的，Tdelay=

加buffer之前你的时钟直接驱动寄存器或者很多个寄存器。加buffer以后你的时钟只驱动buffer，而你的buffer会去驱动寄存器。时钟buffer本身是输入负载较小，输出驱动能力较强的。而且通常会做成一个时钟buffer网络来驱动设计里面全部的寄存器，并保证整个时钟网络上的信号有很好的transition，以及平衡从时钟源到所有寄存器的insertion delay.

    解释的相当清楚 学习了！

Buffer实际就是两个反相器，如果不加buf，随着时钟负载的增加，时钟的高电平会不满足逻辑1 所需要的电压。另外buf有延迟效果

学习中啊！

寄存器的CK端接在时钟上面， 在时钟上加入BUFFER是在做时钟树的时候让时钟到每一个寄存器的CK端的SKEW尽可能的小。还有增加驱动的功能

buf 其实是一个小的反相器加一个大的反相器串联。所以可以增加驱动能力。呵呵

受教！

学习了

   buffer是有源的，给后面供的电流足啊。

很好的帖子，高手们讲解很清晰。学习了

   了解了~

学习学习

这得看所谓“buffer”的physical结构。path上插buffer实际上是output“放大”了input的驱动能力，其输入阻抗小，而输出阻抗大，因此概念上等价于：受被驱动单元输入阻抗影响相对小。可以减小电压转换时的transition time，眼图更完备。Buffer 的一个比较著名的模型是 logic effort，可以参考。

buffer应该是增加了额外的驱动，就像是光纤中继器一样，会增大光功率，使其传的更远，个人见解。