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xilinx axi stream接口fifo 输出数据滞后clk的问题

时间:10-02 整理:3721RD 点击:



功能仿真,输出数据滞后clk(1个ns),这是正常的吗?能设置取消这个滞后吗?
native接口的FIFO就没有这种情况?

是不是定义的触发器的CK 到Q 端的delay为1ns ?

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