Verilog可综合语句以及综合后结果

时间：10-02 整理：3721RD 点击：

之前一直觉得电路里除了0，1，不会有X,Z态，但是case表达式还是有casex，casez两种type。分享一篇文章，写得不错。关于Verilog中case casex casez的综合的不同点synthesis difference
http://blog.sina.com.cn/s/blog_6c7b6f030101hc9p.html

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