谁有Verilog多位除法器例程
时间：10-02
整理：3721RD
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哪位大侠有Verilog的除法器例程给发个吧，最好被除数22位除数12位
我也想看看！
设计中一般不会用除法器。假如你的除数是常数，你可以尝试把除法转换成乘法来实现。比如计算 a/b，b是常数，可以设计一个寄存器reg = 65536/b（此寄存器通过软件配置），然后设计中计算 a*reg>>16。其中65536只是示意，可以根据你的需要设置别的值，要求是2的n次方。
如果除数不是常数呢，需要计算A/B，AB值都是变量呢
哪位大大能发个Verilog HDL代码?
我也想知道，谁有啊?
同求！
求大佬解释，这样有什么不同吗