微波EDA网，见证研发工程师的成长！
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > verilog编写四个按键控制一个数增减幅度的时候，只有最后一个else if里面的代码正常。

verilog编写四个按键控制一个数增减幅度的时候，只有最后一个else if里面的代码正常。

时间：10-02 整理：3721RD 点击：

  1. always@(posedge key_rst_debounce or posedge key_sub_debounce or posedge key_add_debounce or posedge key_sub10_debounce or posedge key_add10_debounce)
  2. // always@(*)
  3. begin
  4. if(key_rst_debounce==1)
  5. key_cnt<=`K_START;
  6. else
  7. begin
  8. if(key_sub_debounce==1)
  9. begin
  10. if(key_cnt<`K_START)
  11. key_cnt<=`K_END;
  12. else
  13. key_cnt<=key_cnt-1;
  14. end
  15. else if(key_add_debounce==1)
  16. begin
  17. if(key_cnt>`K_END)
  18. key_cnt<=`K_START;
  19. else
  20. key_cnt<=key_cnt+1;
  21. end
  22. else if(key_add10_debounce==1)
  23. begin
  24. if(key_cnt>`K_END)
  25. key_cnt<=`K_START;
  26. else
  27. key_cnt<=key_cnt+100;
  28. end
  29. else if(key_sub10_debounce==1)
  30. begin
  31. if(key_cnt<`K_START)
  32. key_cnt<=`K_END;
  33. else
  34. key_cnt<=key_cnt-100;
  35. end
  36. else
  37. key_cnt<=key_cnt;
  38. end
  39. end

复制代码

上一篇：Xilinx ISE环境问题
下一篇：vivado吐槽贴

FPGA ASIC quartus Xilinx vivado verilog ALTERA CPLD 集成电路 相关文章：

栏目分类
热门文章

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top