PCIe的RC模式控制代码 价格几何 ？

我搞了九个个多月了，专门搞这个，不便宜啊。
代码量是不大，但是配置的东西比较多。

   恩，你弄完AER了不 ?

不知道AER是什么啊，Endpoint?

  是高级错误处理，对了，你有没有研究过流量控制呢 ?在生成的IP中，有几个参数是关于流量控制的，数值跟公式对应不起来，

基本都有研究，你问哪个参数我就知道，高级错误报告指示一个可选的形式。跟RC不是一个档次的东西。相当于一个是整体一个是局部。

    专门搞这个啊！看来我以后要多向二位大师请教了啊！

  parameter        VC0_CPL_INFINITE = "TRUE",
  parameter        VC0_RX_RAM_LIMIT = 13'h3FF,
  parameter        VC0_TOTAL_CREDITS_CD = 154,
  parameter        VC0_TOTAL_CREDITS_CH = 36,
  parameter        VC0_TOTAL_CREDITS_NPH = 12,
  parameter        VC0_TOTAL_CREDITS_PD = 154,
  parameter        VC0_TOTAL_CREDITS_PH = 32,
  parameter        VC0_TX_LASTPACKET = 31,
比如VC0的链路中的数值 这些有没有着重研究过 ?

有点研究粗粗一看能认识一大半。你是在看别人的代码啊！

   没有啊，生成的IP后顶层文件中的参数配置，对VC链路一直不理解，这个也没有办法做仿真的。
   在自己弄pcie玩呢，
   你呢，

理论都能做仿真，但是呢比较麻烦，特别是功能仿真，这个规模就比较大。
我FPGA了解一点，构架了解一点，PIPE接口了解一点，协议了解一点，链路训练了解一点。
对整体代码结构有点了解。

弄过PCIE软核与FPGA的PHY拼接什么的，跑过软核的链路训练的仿真等等，当然PCIE代码，不是我自己写的呵呵。

   我把DMA，功耗。链路，复位，错误处理都仿真过了，并且RC和EP也连起来仿真过了，不过就是VC仿真不出来，有些头疼，对这块一点也不懂，但是凭感觉，感觉这块至关重要。

你是自己写的东东还是仿真的FPGA的硬核啊。

你仿真IP是xilinx的还是altera的啊。
那个仿真环境，是自己弄的还是官方提供的啊。
比如说DMA仿真?

    前两天比较忙，就没有上网，用的xilinx的，呵呵，SP6，V5，V6都玩过

   用的是PCIE的IP核，PCIE的IP核网上没有公开的代码，只能用硬核，DMA仿真是自己写的代码，xilinx提供的例子是PIO的仿真，在上面的基础上修改的。

    理论仿真的关键我还是觉得是模型的建立，这个我真的很头疼

您好，我用xilinx提供的pcie的RC端 IP核进行仿真，通过修改EP端的代码给RC端返回数据包，发现RC端只能接收CPLD和CPL格式的包，不能接收MRd的包，请问这个怎么解决，谢谢