数字系统最高工作频率（maximum clock frequency）
时间：10-02
整理：3721RD
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有没有大侠来科普一下maximum clock frequency具体有哪些方面决定啊?我只知道和tco tsu 还有连线延迟确定，不是很理解，谢谢。
我的理解是要看工艺和设计，比如说在28nm下20级逻辑可以实现600M，但是如果设计可以做到10级逻辑，那么有可能可以实现1.2G。但是如果在设计不变的情况下，工艺尺寸越小，跑的频率越高，比如28nm比40nm的快。
前辈，你这个理解是站在应用的角度了
我在google上找的理论总结大概是这样，您看一下有没有问题啊?谢谢
Minimum clock period = Tclk-q+ Tco + Tsu
Tclk-q代表触发器的输出延迟
Tco代表组合逻辑电路的时延
Tsu触发器的建立时间
Maximum clock frequency =1/(Min Clock Period)
谢谢，前辈是站在应用的角度看的，我在google上搜到的理论是这样的，麻烦您看开有没有问题啊?谢谢?
Minimum clock period = Tclk-q+ Tco + Tsu
Tclk-q代表触发器的输出延迟
Tco代表组合逻辑电路的时延
Tsu触发器的建立时间
Maximum clock frequency =1/(Min Clock Period)
这个问题是系统的
PLL最高能发多少，也很重要，剩下的就是看时序了