请教：FPGA静态时序分析与后仿真的区别

我的理解：静态时序分析主要给出的是FPGA内部的延时，后仿真是根据你给出的输入延时结合内部的延时给出的仿真结果。

静态时序分析侧重时序路径，后仿真侧重功能的实现

function如果在RTL阶段已经验证通过了的话，如果你可以确定你的STA一定是正确的话，完全没有必要做后仿，
但是又有谁可以确定STA一定是正确的?
所以后仿大部分是买个安心，看看会不会有timing violation。
如果没有，基本上可以说明STA是正确的，
如果有，就要回过头去检查一下STA了。
当然后仿也有可能检查出一些function的错误，
比如挂上SDF以后，你有可能发现IC的IO的delay不balance，
有可能导致nand、sdram等fail，
但是几率比较小。
写完才发现你问的是FPGA的STA和后仿，
还以为是IC滴，
不过道理都差不多。

多谢上面的分析

我也学习了,多谢大家分享

STA 也有检查不到的地方。
后仿也不可能所有path都仿到，两者起到互补的作用。

我也觉得两者更多的起一个互补的作用，因为你不能确认通过一个单一的途径可以check到所有的问题

现在一般都不做后仿了，因为后端文件里面有延迟信息，仿真起来太慢
现在一般的做法是做前仿保证功能的正确
后面通过STA和形式验证来确保网表和设计的逻辑一致以及时序的满足

别，那个更全面一点?是不是做了时

有些很特殊的异步逻辑还是要后仿的
不过一点点而已。
全同步的话 STA过了就可以了。

顶！STA非常重要，很多初学者都不怎么会！

谢谢大家，学习了。

The STA is static since the analysis of the design is carried out statically and
does not depend upon the data values being applied at the input pins. This
is in contrast to simulation based timing analysis where a stimulus is applied
on input signals, resulting behavior is observed and verified, then
time is advanced with new input stimulus applied, and the new behavior
is observed and verified and so on.

sta是时序和功能没关系，后仿是仿真，拿带着器件延时参数的真实量 做仿真，看功能。

个人感觉后仿还是必要的，因为静态时序分析是针对同步时序的，答到时序收敛就可以，但是不能覆盖到异步时序，一般设计里面都会有异步的时序，感觉还是跑一下后仿安全。
还有个人感觉ISE的内嵌仿真工具真的一般，还是modelsim好用一些。