DDR2 IP核布线问题

时间：10-02 整理：3721RD 点击：

设计中用了两个DDR2颗粒，调试时用一个颗粒调试能够通过，但是两个颗粒合在一个工程中总是Fitter报错，如下所示：Error (176414): Can't place node ddr2_app_intf:ddr2_app_intf_a_inst|ddr2_intf:ddr2_intf_inst|ddr2_intf_controller_phy:ddr2_intf_controller_phy_inst|ddr2_intf_phy:ddr2_intf_phy_inst|ddr2_intf_phy_alt_mem_phy:ddr2_intf_phy_alt_mem_phy_inst|ddr2_intf_phy_alt_mem_phy_clk_reset:clk|ddio_mimic in DDIOINCELL_X98_Y96_N4 due to I/O or LAB clock region constraints
Extra Info (171053): Can't globally route 1 more signal(s) into a region -- 9 global signals have been allocated to the region but the hardware only allows 9 global signals
信息里应该是说全局信号不够用了，但是在assignment editor里把一些时钟设成regional clock也还是不行，请问这到底是什么问题啊，期待高手解答。

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用的是哪个片子 ?

是sp6不?

stratix iv，问题已找出，因为每个IP用了一个锁相环，每个锁相环占用了5个时钟域。两个颗粒共用了DQS/DQ group，而DQS/DQ group不能够放下10个时钟域，最多支持9个。所以就错啦。

怎么在assignment edit里面设置为regional clock?我找了很久没有看见啊?

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