请教一个verilog问题，麻烦点进来看下，谢谢！

综合生成地址译码器

那这个结果怎么推呢?谢谢您！

read1作为地址译码器输入，译码器输出控制一个mux，选择rf数组里的某位输出作为data1
丢给综合工具看rtl图就知道了

..提问的一看是新手，楼上的就别解释的这么术主语了。也得看你RF这个信号怎么定义的了，位宽是否和Read1匹配，不过6'b010101不是21吗?为什么是RF【37】呢，不应该是RF【21】吗?

   明明是21，怎么会是37?

   所以是RF[21]吗

所以是RF[21]吗

   前辈有什么书可以推荐，讲verilog语法非常全的，我看了夏宇闻的那本verilog，书里没见到过这种写法= =。

    前辈有什么书可以推荐，讲verilog语法非常全的，我看了夏宇闻的那本verilog，书里没见到过这种写法= =。

是的。

测试了一下：
module test(
    input [3:0] sel,
    input [15:0] data_in,
    output data_out
    );
    assign data_out = data_in[sel];
endmodule
综合结果：

    不熟悉教材，夏老师那本书太老了，是verilog95的语法，建议直接学verilog2001，表达能力有很大提升

RF是个什么 ，怎么定义的，有深度的reg型?。verilog是可以这么写的。