Map时报出 的错误

麻烦请教个问题，我在map时报出了这个错误ERROR PhysDesignRules:1461 - Incomplete PLL_ADV configuration. The signal
   system_i/clock_generator_0/clock_generator_0/SIG_PLL0_CLKFBOUT on the CLKFBIN
   pin of PLL_ADV comp
   system_i/clock_generator_0/clock_generator_0/PLL0_INST/Using_PLL_ADV.PLL_ADV_
   inst is driven by the PLL_ADV CLKFBOUT pin therefore the COMPENSATION
   attribute must be set INTERNAL, DCM2PLL, or PLL2DCM.
ERROR Pack:1642 - Errors in physical DRC.
不知道这个该如何解决?难得要修改*.MHS文件里面的CLK的属性?
我现在是把PLL模块产生的时钟信号输出到ISE中作为逻辑模块的时钟信号MHS的语句为
PORT sysclk = clk_66_6667MHz, DIR = O, SIGIS = CLK, CLK_FREQ = 66666666

有没有人遇到过这种问题呢?

难道没有人遇到过这种情况?

不清楚你用的是PLL还是什么（看起来是用PLL的）
1. 问题应该是出在pll的反馈时钟的接法，你可以检查一下这个PLL的feedback clock source，如果是从PLL输出的，那么看看应该有个compansation属性，设置成internal或者错误中提示的。当然（DCM2PLL, or PLL2DCM）这两种方式需要从DCM过来，或者出去的。
2. 建议是否可以生成MMCM，xilinx的MMCM很强大，不用这么繁琐。

   这个问题已经解决了，谢谢小编了，终于有人回复我发的帖子了

请问您的问题是如何解决的呢?最近，我也遇到了无法map的问题：ERRORhysDesignRules:2369 - Issue with pin connections and/or configuration on
   block:<instance_name/mmcm_adv_inst>:<MMCME2_ADV_MMCME2_ADV>.  The MMCME2_ADV
   with CLKINSEL tied high requires the CLKIN1 pin to be active.
ERRORack:1642 - Errors in physical DRC.
已经找了好几天了都没找到解决方法，望赐教！