IP核 clock wizard问题
时间：10-02
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想测试一下V[img]file:///C:\Users\nijian\AppData\Roaming\Tencent\Users\1311183283\QQ\WinTemp\RichOle\BH0I8@@{TBQ1THS6[V~ZF]F.png[/img]IVADO的IP核，调用clock wizard, 输入时钟为50M，输出为25M。以下是我的仿真代码：module phase_shift_simu;
reg clk_in;
reg rst;
wire clk_out;
phase_shift phase_shift_simu(
.clk_in(clk_in),
.rst(rst),
.clk_out(clk_out)
);
initial
begin
clk_in = 0;
rst = 0;
#300;
rst = 1;
end
always #10 clk_in = ~clk_in;
endmodule
以下是我的仿真图[img]file:///C:\Users\nijian\AppData\Roaming\Tencent\Users\1311183283\QQ\WinTemp\RichOle\BH0I8@@{TBQ1THS6[V~ZF]F.png[/img]
其他没什么问题只想问一下为什么输出时钟clk_out会有一个毛刺而且不是同步输出，就是前面一段时间是完全的低电平?
reg clk_in;
reg rst;
wire clk_out;
phase_shift phase_shift_simu(
.clk_in(clk_in),
.rst(rst),
.clk_out(clk_out)
);
initial
begin
clk_in = 0;
rst = 0;
#300;
rst = 1;
end
always #10 clk_in = ~clk_in;
endmodule
以下是我的仿真图[img]file:///C:\Users\nijian\AppData\Roaming\Tencent\Users\1311183283\QQ\WinTemp\RichOle\BH0I8@@{TBQ1THS6[V~ZF]F.png[/img]
其他没什么问题只想问一下为什么输出时钟clk_out会有一个毛刺而且不是同步输出，就是前面一段时间是完全的低电平?