Xilinx 7系列 MIG for DDR3关于BL8的疑惑

最近在实验室做一个项目，有用到Xilinx DDR3 MIG的IP核，看了7系列的官方手册UG586 ，也参考了V6的UG406。里面对于burst length=8, 4:1的app_wdf_data要在两个clk时钟沿下传送，不是很理解。我的app_wdf_data位宽是512bit，难道是一个clk上升沿传送256bit，再下一个CLk上升沿再传256bit的数据?那不就是直接让app_wdf_data(511:0)在两个时钟沿下保持不变么?可这样一来，写数据量一多，不知要落后app_addr多少个时钟周期，毕竟地址总线app_addr只在1个clk沿下变化啊。

还有1个app_addr可以存放多少位宽的数据啊?

   你用的是32个DQ的SDRAM吧，用户接口是512bit，那么在DQ上要分成8个32bit来传输，这里的8应该是对应的BL=8。

紧紧把握一个原则，内外数据速率相等

内部数据速率 512b * 100 = 外部数据速率64 * 400 * 2
4:1 指的是SDRAM的CK时钟速率和内部ui_clk时钟速率的比值
后边乘以2是因为DDR上下沿都传输数据

能把你的UG406发给我一下吗?我例化v6的DDR，ug406是空的。谢谢597042025@qq.com

   你用V6调试 DDR3调的怎么样了?

同求谢谢

最近在学习DDR3，方便加下QQ交流下么?872000400

5楼说的对，512bit是一次写入的带宽，地址每次要加8才行。

   BL=8，512bit数据分两拍才发送完那你的DQ位宽是32bit的吧?

   应该是16个DQ吧

假设BL8是指一次突发传送8个数据。这里假设外部DDR的dq为32bit。那么就是一次传输需要256bit。
如果我们使用4:1，那么内部时钟是外部时钟的1/4，但内部时钟一次传输8倍dq的数据，外部时钟只有4倍，再加上外部时钟的上下边沿传输。内外带宽就相等了。
如果使用2:1的话，内部时钟是外部的1/2.如果想要和外部匹配的话，内部位宽只要是外部dq的4倍就可以了。这里指示位宽匹配了，ddr突发一次传输8个数，这里只有4个数，所以2:1模式下，要两个周期的数据量才能满足BL8的要求。
XILINX生成的数据位宽和外部带宽是匹配的。512bit是在4:1模式下是外部dq的8倍，所以外部是64dq。没有所谓的上下边沿才能送完的问题。

    你好，请教个问题，有关DDR3使用mig核的写入数据速率问题。我使用dq8位DDR3，ip核设置400M时钟，4:1，此时ip核输出ui_clk为100M，这种情况下写入数据220个时钟（100M）只写入了64个64位数据，速率约64*64*100/220=1861Mbs，但是正常情况下DDR3速率不是应该1600*8Mbs吗?是我设置的有问题还是什么?请教一下，望回复，谢谢。