vivado中顶层模块如何处理管脚输入的clk和rst
时间：10-02
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rst如ise中一样用IBUF处理可以吗?clk输入是差分信号，想转成单端的来用，用哪个ip core?
全局复位使用ibufg
差分时钟使用ibufgds
正解，mig中也这样处理，thx
另外，这种外部输入的时钟和复位信号在约束时怎么处理?差分时钟有两种用法：1.直接接到IP core的模块管脚上；2.还有就是经IBUFGDS后输出单端时钟给后级使用。复位信号经IBUF后直接使用。这种方式在xdc中需要做特殊约束处理吗?我目前的做法只是set了iostandard和package_pin，综合时报错，大致意思是port和input buffer间有非法连接
请问MIG核中用到了IBUFGDS将差分时钟转成了单端，我在顶层也想这么使用但是报错说是这两个模块overlap，例化的name是不一样的，另外工程中ip的源文件都是read only的，想把内部生成的单端信号引出来也不行。该怎么处理呢?
学习了。。