vivado的IP核的xdc约束与顶层约束发生冲突怎么处理

时间：10-02 整理：3721RD 点击：

xilinx手册中一段话：
许多 IP 核都包含综合与实现过程中所使用的 XDC 约束。如果通过定制过程中创建的 XCI 来使用 IP，那么不论是工程模
式还是非工程模式都会自动使用这些约束。手动修改 IP 约束使其可用于顶层，这项工作非常繁琐且容易出错。
很多 IP 核都参考约束中的输入时钟。这些时钟可以来自顶层用户，甚至可来自设计中的其它 IP 核。默认情况下，
Vivado 工具会在早期阶段处理任何 IP 时钟创建以及任何自定义顶层时钟创建工作。该过程会将时钟提供给需要它们的
IP 核。

比如工程中建立的MIG核，其mig.xdc里面约束了ddr net和clk信号，这些信号在顶层模块要接到port，所以顶层我又做了一下约束，求问是否会发生冲突，是否可以在顶层约束中忽略这些已做过约束的信号?

上一篇：关于SGMII接口实现千兆以太网
下一篇：使用HHY芯片88E1111连接zynq-7000，单向不丢包，双向丢包？

FPGA ASIC quartus Xilinx vivado verilog ALTERA CPLD 集成电路相关文章：

栏目分类