DC：set_clock_uncertainty问题

请问set_clock_uncertainty -setup 0.5 -hold 0.25 [get_clocks CLK] 是什么意思?对时钟原来的setup时间和hold时间有什么影响?谢了

这个命令一般是在P＆R之前用的DC命令，由于没有确切的时钟树信息，可以用一系列的命令来描述时钟的不理想情况。uncertainty就是描述的不确定性。当进行时序分析的时候会有用到，比如算setup的时序分析时，require time 会被扣掉相应的数值，也就是说减掉相应的时间值来作一定的悲观估计。DC实际是约束驱动的，所以时序分析在综合时也是用到的。

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解释很清楚。

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set_clock_uncertainty 的值的设置有没有经验值，一般设置为多少?

set_clock_uncertainty 不管对setup或者hold ，你可以理解为都是使情况恶略；

    这个只是一种与估计，在PR后会根据实际布线来抽取相应的rc参数计算延时的，所以不必太在意，当然设置大一点也无所谓，margin更大嘛，后面PR就更加轻松愉快，大的话我一般也只到一个ns左右

既然是时钟本身的不确定性，为何会分setup跟hold

解释的很好

   因为setup的uncertainty是jitter+skew，hold仅仅是skew，值可能是不一样的

这个是对时序的过约束啊

    为什么setup,holdup的uncertain会不一样呢?

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The set_clock_uncertainty specifies a window within which a clock edge can occur. The uncertainty in the timing of the clock edge is to account for several factors such as clock period jitter and additional margins used for timing verification. Every real clock source has a finite amount of jitter - a window within which a clock edge can occur. The clock period jitter is determined by the type of clock generator utilized. In reality, there are no ideal clocks, that is, all clocks have a finite amount of jitter and the clock period jitter should be included while specifying the clock uncertainty.