DDR3的bank间乒乓操作问题

大家好，我是正在学习DDR3的新手，现在导师让实现将DDR3封装成大FIFO，能够完成大数据的连续收发。由于DDR3读写分时复用，可能会造成效率低的问题，我想运用bank间的乒乓操作，确定好读写切换的时间tWTR和读写的速率来确定状态机中每次读写的地址个数，不知道这样的方法可行不?

把DDR3封装成大FIFO，不是一般都弄两个小FIFO，一写，一读，这样来操作吗

嗯嗯，是的，目前是这样设计，但读写是分时不同步的，现在想达到读写同步。谢谢您的回复

   那你带宽要求很高，不这样做，达不到要求?

   MIG控制器肯定是分时复用的啊，怎么能读写同步呢?肯定要在他们之间来回切换。我现在做的跟你的类似，但是发现app_rdy在WR和RD之间切换时呈现没有规律的拉高拉低现象，不像一直写或一直读是有规律的脉宽，这样控制器的带宽利用率就很低了，不知道你怎么解决。

在FPGA内部加两个小的FIFO

根据读写命令条数来实现一个仲裁器，就好了

要求实现读写同步，打算采用两个DDR3间的乒乓操作或者DDR3 bank间的乒乓操作来实现。

我会考虑的，谢谢您

会考虑的，谢谢您~